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Corso di Elettronica di base. I Flip Flop - 4

Corso di Elettronica di base. I Flip Flop

Notate anche che il flip-flop T è un divisore di frequenza per 2, giacché pilotando il CLK con un segnale rettangolare a frequenza costante si ottengono alle uscite due segnali a frequenza dimezzata: infatti Q e Q negato (/Q) danno ciascuna lo stesso livello, ad esempio quello positivo, dopo due impulsi positivi di trigger (clock).

E’ quindi l’indispensabile mattone per costruire gli altrettanto indispensabili divisori di frequenza, utili ad esempio per ottenere le temporizzazioni in una rete logica che richiede più frequenze partendo da quella generata da un solo oscillatore, oppure per minimizzare le variazioni di frequenza in un segnale di clock (in questo caso si parte da una frequenza molto più alta e la si divide, in modo da avere lo stesso effetto sulle eventuali deviazioni). Tornando allo schema del flip-flop RST (fig. 3) possiamo vedere un nuovo circuito a commutazione che chiamiamo correntemente flip-flop D: lo schema in questo caso è quello che ci mostra la fig. 4, mentre il simbolo grafico è quello di fig. 9.

Notiamo subito che in questo l’ingresso S è comandato insieme all’R, anche se i due si trovano sempre e comunque ad avere livelli logici opposti. Il flip-flop D ha un funzionamento che somiglia a quello del T, però in più ha un ingresso di dati: praticamente, mentre il flip-flop T cambia lo stato delle proprie uscite ad ogni impulso positivo ricevuto dal CLK, il D porta all’uscita diretta (adeguando lo stato di quella complementata) lo stato logico applicato all’ingresso dati. Il funzionamento si comprende se si considera lo schema di fig. 4 e si suppone di applicare, ad esempio, lo stato 0 al DATA: l’ingresso S del flip-flop RST è a zero logico mentre l’R è ad uno (la NOT inverte la condizione logica applicata al DATA) logico; dando un impulso positivo al CLK i livelli logici di S ed R passano al flipflop di base, che è il solito RS, la cui uscita diretta assume lo zero logico e quella complementata passa ad 1. Vedete quindi che all’arrivo dell’impulso di eccitazione dato al CLK il flip-flop di fig. 9 porta all’uscita lo stato logico applicato al DATA: 0 in questo caso. Se invece si applica lo stato logico 1 al DATA, al ricevimento dell’impulso di clock la situazione agli ingressi S ed R del flip-flop RST (quindi a quelli del flip-flop base, cioè dell’RS) è la seguente: S=1, R=0; perciò l’uscita Q assume l’1 logico e la /Q passa a zero logico.

Il flip-flop D è anch’esso un divisore di frequenza come il T, e usato come cella di memoria elementare è il più completo: infatti ha un solo ingresso per il dato da memorizzare (dato “ritirabile” all’uscita Q) ovvero il DATA (abbreviato in D nel simbolo grafico) che viene immagazzinato eccitando il CLK col solito impulso positivo. Per ottenere un divisore di frequenza occorre connettere il flipflop D in modo latch, trasformandolo in uno di tipo T (fig. 20); ciò si ottiene semplicemente connettendo l’uscita negata all’ingresso D.

Il kit è disponibile da Futura Elettronica

 

 

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