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Corso di Elettronica di base. I Flip Flop - 5

Corso di Elettronica di base. I Flip Flop

Spesso e volentieri i flip-flop D disponibili in commercio hanno anche gli ingressi di set e reset distinti, cioè accessibili dall’esterno: ciò permette di far partire il flip-flop settato o resettato quando, per la struttura del circuito nel quale è inserito, una di queste condizioni è indispensabile per ottenere un certo modo di funzionamento.

Un esempio è il CD4013, integrato CMOS che raggruppa 2 flip-flop di tipo D aventi in comune soltanto i piedini di alimentazione; la figura 16 ci mostra uno dei flip-flop contenuti nel 4013, per l’occasione connesso in modo latch per funzionare da divisore di frequenza.

Va notato che gli ingressi di Set e Reset aggiunti al flip-flop hanno priorità nei confronti del Data, quindi se imponiamo l’1 logico, ad esempio al Set, l’uscita diretta del F/F (del flip- flop) viene forzata ad 1 indipendentemente dal clock e dal livello applicato al D. Lo stesso dicasi per l’attivazione dell’ingresso Reset. L’ultimo flip-flop che vediamo, il più completo, è quello denominato JK: si tratta di uno speciale RST nel quale l’ingresso che determina l’1 logico all’uscita diretta è chiamato J e quello che determina lo 0 è invece denominato K.

Anche nel JK c’è l’ingresso di trigger, il solito CLK, attivabile con un impulso positivo. A questo punto qualcuno si starà chiedendo che differenza c’è tra il flip-flop RST e il JK, dato che in apparenza, lettere a parte, hanno lo stesso funzionamento; la domanda è lecita e merita una risposta chiara: il flipflop JK risponde con certezza anche se al momento dell’invio dell’impulso di clock sia J che K sono a livello alto. In pratica se nel flip-flop RST avere gli ingressi R ed S a livello alto porta ad avere in uscita livelli logici indeterminabili (perché forzando set e reset insieme commuta prima la porta logica più veloce) ovvero non si riesce a sapere se l’uscita diretta assume lo zero o l’1 logico, nel JK quando sia J che K sono a livello alto si ha il blocco della logica: in pratica se si verifica questa condizione le uscite invertono la condizione logica nella quale si trovavano prima dell’impulso di clock.

Per fare un esempio vediamo il simbolo grafico di fig. 11 e consideriamo di mettere J a livello alto e K a zero logico. Inviando un impulso al CLK l’uscita Q assume il livello alto e la /Q quello opposto; se poi portiamo a 1 logico anche K e diamo un nuovo impulso di clock, il flipflop non va in crisi e possiamo sapere con certezza che le uscite rimarranno nelle condizioni precedenti (cioè Q a 1 e /Q a 0). Il flip-flop J-K è ottenuto realizzando il circuito logico di fig. 8, che poi non è altro che un’elaborazione di quello del flip-flop D illustrato in fig. 4. Il funzionamento si comprende esaminando le condizioni determinate dai livelli logici 1 e 0 agli ingressi J e K, supponendo ad esempio che l’uscita sia nella stessa condizione. In tal caso la porta AND è bloccata con l’uscita a zero (le basta uno zero in ingresso per avere il livello basso in uscita) e il livello del K viene ignorato.

Il kit è disponibile da Futura Elettronica

 

 

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