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Corso di Elettronica di base. I Flip Flop - 6

Corso di Elettronica di base. I Flip Flop

Il livello logico applicato all’ingresso J condiziona invece lo stato dell’uscita della NOR ad esso collegata, che è ad 1 se il J è a livello basso, mentre è zero se a tale ingresso è applicato il livello alto. Lo stato dell’uscita della prima NOR condiziona la seconda, la cui uscita pilota il set e il reset del flip-flop vero e proprio. Se il J è a livello alto l’S si trova ad 1 logico e l’R a zero; quando giunge un impulso di clock l’uscita Q assume il livello alto (il F/F viene settato) e la Q negata commuta da 1 a zero logico.

Contemporaneamente gli ingressi della AND e della prima NOR ricevono il livello alto. Se si dà un nuovo impulso di clock con J e K nelle stesse condizioni viste in precedenza non si ha alcun mutamento alle uscite del F/F, dato che l’uscita della AND è a zero a causa dello zero all’ingresso K, mentre quella della prima NOR è sempre a zero e quella della seconda sempre ad 1.

Se mettiamo a zero logico sia J che K e diamo un nuovo impulso al CLK notiamo una cosa interessante: le uscite non cambiano di stato. Infatti lo zero alla K blocca a zero l’uscita della AND, mentre l’uscita della prima NOR è tenuta a zero dal livello alto in arrivo dalla Q; S si trova quindi ad 1 logico ed R a zero, come prima. Se invece portiamo ad 1 logico sia J che K vediamo che l’uscita della AND ora assume il livello alto, mentre quella della prima OR non cambia (resta a zero); commuta invece l’uscita della seconda NOR, che vedendosi arrivare l’1 dalla AND passa a zero logico, invertendo ora gli stati di S ed R: il primo diviene chiaramente 0, ed il secondo 1. L’arrivo di un impulso di clock fa resettare il F/F, la cui uscita Q commuta da 1 a zero logico e la /Q assume il livello alto. Esattamente la situazione opposta a quella precedente l’impulso di clock. Una variante utilizzata nella fabbricazione dei flip-flop JK integrati è la “Master-Slave” (padrone-servo) così chiamata perché ogni elemento è composto in realtà da due flip-flop, eccitati da un solo segnale di clock e collegati in cascata, ed uno commuta solo in seguito al comando del secondo.

flip_flop

Lo schema della configurazione masterslave è quello di fig. 5, e vede impiegati di fatto due flipflop RS opportunamente connessi a cinque porte logiche. Nella pratica si tratta poi di due F/F di tipo RST collegati in cascata e pilotati uno con il clock opposto a quello dell’altro. Per analizzarne il funzionamento supponiamo di porre il SET (che equivale al terminale J del flip-flop JK) a livello alto e il reset a zero; notate che senza impulsi sul clock, cioè con l’ingresso clock a livello basso, le due AND collegate al primo F/F sono abilitate perché la NOT presenta 1 logico in uscita: il livello alto del SET forza l’1 logico all’uscita e quindi all’S del flip-flop. Lo zero del RESET blocca a livello basso l’uscita della rispettiva AND e l’R del flip-flop è a zero. L’uscita diretta del primo F/F RS è a livello alto e la /Q è a zero logico.

Il kit è disponibile da Futura Elettronica

 

 

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