Corso di Elettronica di base. I Flip Flop – 7

Corso di Elettronica di base. I Flip Flop

Diamo quindi un impulso positivo al clock e vediamo che le prime due porte AND sono disabilitate mentre si abilitano le altre due, lasciando passare i livelli logici delle uscite del primo flip-flop verso gli ingressi S ed R del secondo: l’1 logico all’uscita diretta del primo F/F eccita l’S del secondo, mentre lo zero dell’uscita complementata blocca l’R dello stesso F/F a livello basso.

Vediamo perciò che il secondo flip-flop dopo l’impulso di clock presenta l’uscita diretta a livello alto e quella negata a zero logico: proprio la logica conseguenza del livello alto all’ingresso di SET. Ponendo ad 1 logico il RESET e a zero il SET, il primo flip-flop viene resettato e la sua uscita Q assume lo zero logico (mentre la /Q assume l’1); dando un impulso di clock la NOT pone a zero gli ingressi delle prime due AND e il primo flip-flop non commuta, restando nella condizione precedente. Vengono abilitate le altre due AND e ora l’1 logico dell’uscita /Q eccita l’ingresso R sel secondo flip-flop, forzandone a zero l’uscita Q e ad 1 quella complementata. Esattamente quello che deve accadere attivando il RESET.

Se per caso si pongono a livello alto sia il SET che il RESET il primo flip-flop si trova S ed R a zero logico (per capire come mai date un’occhiata allo schema di fig. 1 e vedete che SET e RESET a livello alto forzano a zero le uscite di entrambe le NOR) e anche quando arriva l’impulso di clock le due AND connesse al secondo F/F non si abilitano, restando perciò con le uscite a zero logico. Avendo S ed R a livello basso il flip-flop di uscita (il secondo) non cambia lo stato logico di Q e /Q, che restano, nel caso di questo esempio, rispettivamente a 0 e ad 1 logico. Notiamo quindi che il flip-flop JK configurazione Master-Slave, a differenza del JK normale, ha non solo la caratteristica di eliminare l’incertezza degli stati di uscita in presenza di J e K (ovvero set e reset) a livello alto, ma non cambia neppure lo stato delle uscite, mentre il JK, l’abbiamo visto qualche riga addietro, quando si trova sia J che K a 1 logico inverte la condizione delle proprie uscite rispetto a come si trovavano prima dell’arrivo dell’ultimo impulso di clock.

flip_flop

Questo spiega perché alcuni flip-flop JK commerciali sono dei Master-Slave. Il flip-flop JK, analogamente al D connesso a latch e al T, può essere usato come divisore di frequenza (fig. 17) connettendo insieme a massa S ed R, e al positivo di alimentazione (livello alto) J e K: in questo caso ad ogni impulso di clock le uscite invertono il loro stato logico, perciò ciascuna produce un’onda rettangolare di frequenza dimezzata rispetto a quella di clock. Per comprendere il perché basta pensare che da un livello logico alto al successivo, ad esempio all’uscita diretta (Q) passano due impulsi di clock: infatti, se l’uscita è inizialmente a zero, il primo impulso la fa andare a livello alto, il secondo a zero e il terzo nuovamente ad 1 logico, e così via; l’uscita assume quindi l’1 logico ogni due impulsi di clock.

Il kit è disponibile da Futura Elettronica

Leave a Reply