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Filtri attivi digitali - 3

Filtri attivi digitali

Gli ingressi sono ad alta impedenza. Sempre degli ingressi fa parte S1 (piedino 5 per il primo filtro e 16 per il secondo) che è poi il piedino da usare per dare il segnale di ingresso al chip nel caso si voglia il funzionamento non-invertente: in pratica applicando il segnale ad esso invece che al 4 (17 per l’altro filtro) il segnale non viene ribaltato di fase.

Quando non viene usato, S1 va collegato al terminale AGND. L’ingresso in questione deve essere pilotato con dispositivi e circuiti la cui impedenza di uscita non superi 1 Kohm, altrimenti si verifica una consistente attenuazione. Il piedino 6 (Sa/b) agisce invece sulla logica di controllo e comanda direttamente un doppio switch CMOS che serve per connettere uno degli ingressi di ciascun nodo sommatore dei filtri alla massa interna (ovvero AGND, se il piedino è posto al potenziale di Vd-) oppure all’uscita del passa-basso (LP, se lo stesso pin 6 è posto a Vd+).

Ciò permette di configugiacché per ciascun canale è possibile far passare il segnale in modo differente, da più stadi, realizzando altresì diverse retroazioni. Il piedino in questione agisce per entrambi i canali, contemporaneamente. Abbiamo quindi gli ingressi di clock, ovvero quelli a cui devono essere applicati i segnali che scandiscono il funzionamento delle sezioni digitali e che quindi determinano le frequenze di taglio e centro banda dei filtri: CLKa (piedino 10) è l’ingresso di clock del canale A, mentre CLKb (piedino 11) è quello del secondo filtro (canale B).

L’integrato accetta segnali di clock sia TTL che CMOS (bidirezionali) con la sola condizione che quelli dei due canali siano dello stesso tipo: in pratica non è possibile dare ad una sezione il clock TTL (0/5V) e ad un’altra un segnale bidirezionale (es. +12/12V) ed il motivo lo vedremo tra breve. Per ora ci limitiamo a dire che il segnale di clock di entrambe le sezioni deve essere rettangolare ed avere un dutycycle possibilmente del 50% (non di più) soprattutto se la sua frequenza eccede i 200 KHz.

Sempre riguardo al clock, abbiamo il piedino LSh (9) che agisce sulla logica in modo da adattare il tipo di segnale alle esigenze dell’integrato: in pratica LSh (Level Shift) consente di accettare clock TTL e bidirezionali anche facendo funzionare il componente a tensione singola. Nei dettagli, alimentando l’MF10 a tensione duale (es. ±5 volt) il piedino 9 va collegato alla massa del circuito, ovvero al pin AGND: in tal modo l’integrato accetta segnali di clock sia unidirezionali che bidirezionali; ricorrendo all’alimentazione singola (i piedini 13 e 14 sono in questo caso collegati a massa) LSh deve essere lasciato a massa usando un clock unidirezionale (es. TTL-compatibile) mentre va collegato al terminale AGND in caso di clock bidirezionale.

Terminiamo il discorso sul clock facendo notare che l’alimentazione va scelta anche in base all’ampiezza di tale segnale: in sostanza il valore assoluto della tensione applicata tra i piedini 7/8 e 13/14 deve essere grosso modo il doppio dell’ampiezza del clock se questo è unidirezionale, e uguale nel caso di segnale bidirezionale.

 

 

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