Home Forum Scrivi una domanda di elettronica [Progettazione] Riconoscitore di frequenza sincrono a due ingressi

Questo argomento contiene 7 risposte, ha 3 partecipanti, ed è stato aggiornato da  Mifert4 2 anni, 11 mesi fa.

Stai vedendo 8 articoli - dal 1 a 8 (di 8 totali)
  • Autore
    Articoli
  • #58601

    Mifert4
    Membro

    Mi si chiede di progettare un Riconoscitore Di Sequenza sincrono a 2 bit di ingresso A e B che si deve comportare così:
    l’uscita del RDS sarà a 1 se si verifica la seguente sequenza d’ingresso: A=1,B=0; A=0,B=1; A=1,B=1

    non ho proprio idea di come gestire contemporaneamente due ingressi:Ad esempio il grafo degli stati quanti stati avrà e come sarà fatto?

    #70915

    Emanuele
    Keymaster

    Potresti utilizzare delle porte logiche, ma forse con un microcontrollore sarà piu semplice. Hai dettagli maggiori sull’applicazione? “uscita RDS” “grafo degli stati”

    #70916

    Mifert4
    Membro

    Dunque…l’entity del circuito è:

    ————————————
    entity rds2in is
    port ( clk : in std_logic;
    reset : in std_logic;
    a : in std_logic;
    b : in std_logic;
    goal : out std_logic
    );
    end entity rds2in;
    ————————————

    mentre questo è il test:

    ————————————
    UUT: rds2in port map (CLK => CLK, reset => reset, a=>a, b=>b, goal=>goal);

    stim_proc: process
    begin
    reset<=’1′;
    wait for clk_period*3;
    reset<=’0′;a<=’0′; b<=’0′;
    wait for clk_period;
    a<=’0′; b<=’1′;
    wait for clk_period;
    a<=’1′; b<=’0′;
    wait for clk_period;
    a<=’1′; b<=’1′;
    wait for clk_period;
    a<=’1′; b<=’0′;
    wait for clk_period;
    a<=’0′; b<=’1′;
    wait for clk_period;
    a<=’1′; b<=’1′;
    wait for clk_period;
    a<=’1′; b<=’1′;
    wait for clk_period;
    a<=’0′; b<=’0′;
    wait for clk_period;
    a<=’1′; b<=’0′;
    wait for clk_period;
    ———————————-

    #70918

    In sostanza basta un ingresso a 1 che l’uscita dia 1 e allora ci vuole una porta OR
    se usi TTL allora SN7432 http://www.datasheetcatalog.org/datasheet2/9/0oayc6ol7x581o31pa7qp93w8ypy.pdf
    se usi CMOS allora CD4071

    http://www.datasheetcatalog.org/datasheets/105/109272_DS.pdf

    #70919

    Emanuele
    Keymaster

    Effettivamente la sequenza richiesta è proprio la tabella della verità della porta OR, anche se credo per “sequenza” si intenda una sequenza ben precisa con tempi definiti e relativi timeout.

    Mifert4,
    spiegaci meglio cosa devi fare (l’applicazione)

    #70922

    Mifert4
    Membro

    niente,è un esercizio in cui mi si chiede di progettare questo tipo di riconoscitore e scriverlo in vhdl(quindi devo partire dal grafo degli stati,per arrivare poi a disegnare il circuito,credo utilizzando dei flip flop)

    il mio dubbio sta proprio nel realizzare il grafo

    #70920

    Per me allora è “Very High Difficult Language” .. hi

    Ignoravo davvero l’esitenza del linguaggio VHDL

    http://lslwww.epfl.ch/pages/teaching/cours_lsl/sl_info/vhdl-tutorial.pdf

    pensavo bastasse una porta OR invece vedo che sarebbe stato troppo facile

    vedi se qui trovi cose utili per risolvere il problema

    http://it.emcelettronica.com/elettronica/etichette/vhdl

    #70921

    Qui fa un esempio con porta NAND

    http://www.ee.hacettepe.edu.tr/~alkar/ELE749/L7+8.pdf

    credo basti inserire come se fosse una porta OR

Stai vedendo 8 articoli - dal 1 a 8 (di 8 totali)

Devi aver eseguito l’accesso per poter rispondere a questa discussione.