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Implementazione su FPGA della logica di controllo per il SAD

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In questo articolo concludiamo la fase di progettazione della logica di controllo del SAD che abbiamo analizzato negli articoli precedenti. In particolare ci occuperemo della realizzazione dei segnali di come è stato realizzato il tutto sull’FPGA e vedremo i vari report sulle performance ottenute.

 

Abbiamo visto nei precedenti articoli che i diversi circuiti di comando sono stati realizzati tramite lo Schematic Editor in cui tale processo viene finalizzato con la generazione del file di netlist (.ALB). Successivamente questo file sarà elaborato nella sezione “Implementation” in cui saranno eseguite le operazioni di :

1. Map

2. Translate

3. Place & Route

4. Timing

5. Configure 

l termine della procedura di implementazione, sarà generato il bit stream (file di estensione .BIT),da caricare all’interno dell’FPGA tramite il tool l’XSLOAD. Quello che si vuole far notare in questo articolo sono i cosiddetti “Reports” che vengono generati alla fine della fase di implementazione. In realtà, ad ognuna delle cinque fasi dell’implementazione corrisponde un file che sarà poi riportato nella sezione Reports.

Analizzeremo nel dettaglio solo alcuni di questi file, in modo da verificare le prestazioni del sistema di sviluppo realizzato.

Pad Report

 

In figura viene mostrato il Pad Report relativo al progetto realizzato nello Schematic Editor. Questo file è utile per verificare l’esatta posizione dei pin relativi ad ogni singolo segnale. E’ possibile assegnare uno specifico pin ad un segnale attraverso il pad ad esso assegnato nello schematico attraverso un opportuno file sul quale vanno fissati i cosiddeti vincoli o constraints (ovviamente si possono fissare differenti vincoli e non solo quelli relativi al pin di un segnale, come ad esempio vincoli temporali, tipologia di segnale ecc..).

Map Report

Questo file presenta una prima sezione denominata con “Design Information” in cui si riportano tutte le informazioni relative a quale FPGA è stato usato, il suo package, la sua velocità e informazioni relative a quali file sono stati implementati. La seconda sezione “Design Summary” è quella di maggiore interesse.

Infatti, in questa sezione ,si riportano due parametri fondamentali: il numero di CLB utilizzati e il numero di IOB (Input/Output Buffer) connessi. Come si può notare dalla figura precedente, è stato utilizzato soltanto il 36% del quantitativo totale di CLB. Ciò a conferma che il sistema realizzato è molto semplice e vista la vasta quantità di CLB ancora a disposizione è possibile, volendo, aggiungere  altre funzioni all’interno del progetto stesso oppure ampliare quelle già implementate.

Bisogna però tenere in conto che la quantità di IOB utilizzati è pari al 50% del totale e quindi che abbiamo a disposizione ancora l'altra metà di IOB per poter connetere eventuali segnali di I/O provenienti dall'esterno.

Post Layout Timing Report

In questo file vengono riportate le informazioni relative ai ritardi temporali e alla massima frequenza del clock utilizzato dall’FPGA. Tale frequenza nel nostro caso è pari a 52.178MHz, mentre il massimo ritardo della rete di connessioni logiche è di 9.401ns. Questi parametri sono più che soddisfacenti visto che il clock utilizzato per il nostro progetto è pari a 2MHz(CLKADC) e che il massimo ritardo è inferiore al periodo di clock e quindi impercettibile.

Concludendo abbiamo visto come è possibile generare i report per analizzare le performance del nostro progetto su FPGA tramite i tool forniti dall'ISE Xilinx. Questi report ci permettono di capire fin dove possiamo spingerci per lo sviluppo del nostro progetto, sia in termini di area occupata nel chip ( più aumento la complessità del sistema maggiore sarà l'area richiesta salvo ottimizzazioni opportune), sia in termini temporali(frequenze dei segnali in gioco e quindi relativi ritardi di propagazione).

Nei prossimi articoli mostrerò le misure effettuate con oscilloscopio delle diverse stringhe (acquisite in condizioni differenti) in modo tale da verificare la correttezza delle operazioni effettuate dal SAD.

 

Link correlati:

http://it.emcelettronica.com/realizzazione-dei-segnali-di-controllo-sistema-di-acquisizione-dati

http://it.emcelettronica.com/terza-parte-del-sistema-di-acquisizione-dati-elaborazione-della-stringa-acquisita

http://it.emcelettronica.com/quarta-parte-del-sistema-di-acquisizione-dati-memorizzazione-ram

 

 

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