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Jitter Clock: capire l'effetto sugli ADC ad alta velocità, l'esempio LTC2209

Capire l'effetto del jitter clock sugli ADC ad alta velocità

In questo articolo spiegheremo come il jitter clock influenza le prestazioni dell'ADC utilizzando come esempio l'LTC2209. Digitalizzare i segnali ad alta velocità ed ad alta risoluzione richiede una selezione accurata del clock. Questo non comprometterà le prestazioni del convertitore analogico-digitale (ADC).

LTC2209 e lo Jitter Clock

Come esempio, metteremo in evidenza l'ultimo ADC della Linear Technology a 16bit, 160Msps, LTC2209. Questo ADC ha un rapporto segnale-rumore (SNR) di 77.4dB, con 100dB SFDR. Come la maggior parte degli ADC ad alta velocità, l'LTC2209 usa un circuito sample-and-hold (S&H). Quando lo switch S&H è chiuso, il network all'ingresso dell'ADC è connesso al condensatore campione. Nell'istante in cui lo switch è aperto dopo mezzo ciclo di clock, la tensione del condensatore è acquisita e registrata. Le variazioni nel tempo in cui lo switch è aperto, sono conosciute come aperture incerte, o jitter, e si tradurrà in un errore di tensione che è proporzionale alla grandezza dello jitter ed allo slow-rate del segnale d'ingresso. In altre parole, più la frequenza di ingresso e l'ampiezza sono maggiori, più il circuito sarà suscetibile allo jitter. La figura 1 dimostra la proporzione tra lo slew-rate e lo jitter.

jitter clock
Figura 1

Descrivere il clock come un "low jitter" è privo di significato. Per un venditore di logica programmabile 30psec o anche 50psec è considerato low jitter. Gli ADC ad alte prestazioni hanno bisogno di un clock con <1psec a seconda della frequenza di ingresso. Più precisamente, la distribuzione spettrale di potenza di un segnale campione è il fattore determinante, in contrapposizione alla semplice componente di frequenza, a meno che sia previsto un segnale "full scale" al limite superiore dello spettro. Ecco un esempio: un banda uniforme di potenza da DC a 1MHz è 6dB meno sensibile di un singolo tono, o di una banda stretta, con una potenza equivalente sempre a 1 MHz.

Ci sono varie componenti che contribuiscono al fenomeno di jitter, in qualsiasi scenario, dall'oscillatore a qualsiasi divisore di frequenza, ai clock buffer e ad ogni rumore acquisito a causa degli effetti di accoppiamento, ovviamente in aggiunta allo jitter dovuto all'apertura interna dell'ADC stesso.

L'apertura interna (jitter) dell'LTC2209 è di 70fempto secondi. Qualsiasi ADC che mostra 77dB SNR a 140MHz di frequenza di ingresso richiederebbe allo jitter la stessa prestazione per realizzare un SNR intero. Il fattore determinante, per quanto riguarda le prestazioni di jitter, è la frequenza di ingresso non la frequenza del clock.

Sull'LTC2209, un clock che ha un jitter di 10psec causerà una perdita di circa 0.7dB SNR ad una frequenza di ingresso di 1 MHz. A 140MHz l'SNR scende a 41.1dB. La figura 2 dimostra gli effetti dello jitter clock sull'SNR dell'LTC2209 come funzione della frequenza di ingresso con la famiglia di curve incrementali dal clock perfetto fino ad un clock di 100ps di jitter. A 100ps, l'SNR ADC scende con le frequenze di ingresso di solo 200kHz!

ltc2209
Figura 2

Il limite teorico sul risultato SNR dallo jitter clock è

Dove "fin" è la frequenza di ingresso e ð    è lo jitter in secondi RMS. La potenza relativa del rumore di jitter è proporzionale alla potenza in ingresso (dBFS). Dato che il livello di ingresso può essere sopraelevato o diminuito, la componente di rumore relativa allo jitter cambia di conseguenza. Se, per esempio, abbiamo un segnale di ingresso di -1dBFS a 70MHz IF, campionato da un clock con 1ps jitter, ci si può aspettare un SNR di 68dBFS. A -5dBFS, la componente di rumore relativa allo jitter scenderebbe da 4dB ad un SNR di 72dBFS.

Per calcolare la degradazione totale dell'SNR si aggiunge la potenza di rumore dello jitter all'SNR pubblicato dell'ADC, l'equazione (2)

(2)

Comprendere le specifiche del clock oscillator jitter

Gli oscillatori clock sono di solito specificati in termini di densità spettrale di rumore di fase in dBc/Hz. Un'uscita di un oscillatore può essere scomposta in un "termine" di ampiezza con rumore di ampiezza associato e un "termine" di frequenza con rumore di fase associato, l'equazione (3).

La densità spettrale, indicata come L(f), è stabilita come il rapporto della potenza del rumore in sideband con larghezza di banda di 1Hz ad una frequenza di offset, chiamata anche frequenza Fourier, relativa alla potenza del vettore, l'equazione (4).

Jitter è l'integrale delle densità spettrale di fase rispetto alla frequenza tra due limiti in frequenza ed espresso in tempo, l'equazione (5). Il risultato è indipendente dalla frequenza.

La maggior parte degli oscillatori che valutano lo jitter sono stimati tra i 12 kHz e i 20 MHz. Questo è dovuto per ragioni storiche alle comunicazioni ottiche e non è applicabile a casi pratici. Le prestazioni possono diminuire al di là di questi limiti, quindi attenzione a non essere tentati da ciò senza prima un attento esame. Per tanti oscillatori dove domina la fase di rumore "close-in", il limite inferiore ha un maggior impatto.

Anche se questa espressione è conveniente in quanto produce un unico numero utile per il calcolo del degrado del SNR ADC, non è così informativa come la densità spettrale. Per esempio, due oscillatori che hanno diversi contenuti spettrali possono avere lo stesso jitter oltre i limiti dell'integrazione stessa ma non producono lo stesso SNR. Il rumore elevato a banda larga non può produrre uno jitter debole, ma degrada l'SNR. Lo jitter non influisce l'SFDR a meno che il clock contenga anche delle spurie. Il limite di frequenza inferiore di integrazione dovrebbe corrispondere alla risoluzione di frequenza di eventuali manipolazioni dei dati campionati, come ad esempio la dimensione di un FFT che aumenta.


Figura 3

La figura 3 mostra l'effetto dello jitter clock a banda limitata correlato alla modulazione di fase di due segnali di ampiezza simile, ma di frequenza diversa. Questo illustra l'effetto esagerato delle due fasi, di rumore casuale e di modulazione del clock in presenza di frequenza di ingresso più alta. L'ingresso del clock dell'ADC dovrebbe essere considerato come una porta oscillatore locale dell'ADC, non come un segnale digitale di controllo. Qualsiasi cosa presente sul clock, incluso il rumore a banda larga estendibile fino alle frequenze di GHz, si mescolerà con il segnale di ingresso.

 

 

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