L’architettura PSoC Cypress Semiconductor 3 e 5 e l’elaborazione dei processi 1

In questo articolo esamineremo come possa funzionare una tecnica di elaborazione distribuita su un sottosistema digitale utilizzando l'architettura PSoC Cypress Semiconductor 3 e PSoC 5 che consistono in una CPU principale (in questo caso uno o 8.051 ARM Cortex M3), un motore DMA, e una matrice Universal Digital Blocks (UDB).

Nel corso degli ultimi anni abbiamo visto i sistemi multiprocessore diventare molto più convenzionali e diffusi oppure, mutuando un aggettivo inglese, “mainstream”. In realtà le più moderne CPU per personal computer sfruttano la caratteristica dei sistemi multiprocessing simmetrici (SMP) in cui le istanze multiple dello stesso processore si dividono l'onere di elaborare i processi necessari al funzionamento delle applicazioni che sono in esecuzione sul PC.

Ma, mentre i sistemi multprocessing simmetrici (SMP) sono ormai divenuti abbastanza comuni sulle applicazioni elettroniche di oggi, lo stesso non possiamo dire dello spostamento verso il multiprocessing in computing integrati.
Adesso sembra si possa essere ad una svolta epocale: un nuovo tipo di tecnica di progettazione dei sistemi integrati offrirà agli ingegneri la libertà di distribuire in modo efficiente ed intelligente le funzioni di elaborazione dei processi in esecuzione sul dispositivo.

La matrice Universal Digital Blocks (UDB) può effettivamente servire come una serie di mini-processori. Ebbene, con la distribuzione delle funzioni di elaborazione dei processi in un sottosistema digitale, l'ingegnere che sviluppa il progetto può fare in modo che l'efficienza generale del sistema complessivo possa essere incrementata in maniera significativa attraverso il trasferimento delle funzioni di elaborazioni meno complesse.

I vantaggi che si possono avere dalla divisione delle funzioni di elaborazione dei processi in corso su più blocchi funzionali sono molteplici: il più significativo è la riduzione del consumo di potenza necessaria all'intero processo. Riducendo il carico sulla CPU del trattamento MIPS (Million Instructions Per Second) è possibile eseguire l'applicazione ad una frequenza più bassa in quanto la CPU non ha bisogno di “bruciare” cicli di elaborazione sulle funzioni meno complesse del processo. Questo a cosa porta di vantaggioso? Questo riduce il consumo di potenza attiva nell'elaborazione dei processi. In due modi: il primo, riducendo il clock della CPU (il segnale periodico utilizzato per sincronizzare il funzionamento dei dispositivi elettronici) si arriva ad una diminuzione lineare del consumo di potenza attiva.
L'altro modo, l'altro vantaggio, quello più sottile ma non meno importante è il seguente: la CPU ha circa 10 volte più porte logiche rispetto alla UDB: scaricando le funzioni di elaborazione dei processi ai mini-processori della CPU principale, le porte logiche potranno alternarsi per completare un processo con un consumo di energia attiva migliorato in modo significativo.

Oltre a quello di ridurre significativamente il consumo di potenza attiva, un altro vantaggio che offre l'elaborazione distribuita sui mini-processori è che la CPU è liberata dal peso del trattamento dei processi più banali. Si possono quindi concentrare l'attenzione e gli sforzi sulle funzioni che meglio sfruttano le caratteristiche della CPU, come le funzioni di calcolo intensive come moltiplicare e dividere le istruzioni.

Per capire come è possibile suddividere le funzioni di trasformazione attraverso l'architettura della CPU, sarà necessario uno sguardo ad una applicazione integrata comune che faccia da esempio: il BrushLess Motor Control. Ma prima diamo uno sguardo a cosa c'è sotto per esaminare i sottosistemi digitali PSoC 3 e PSoC 5 per capire le loro capacità.

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