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L'architettura PSoC Cypress Semiconductor 3 e 5 e l'elaborazione dei processi 2

PSoC Cypress Semicondutoc permette l'elaborazione distribuita dei processi

In questo articolo esamineremo come possa funzionare una tecnica di elaborazione distribuita su un sottosistema digitale utilizzando l'architettura PSoC Cypress Semiconductor 3 e PSoC 5 che consistono in una CPU principale (in questo caso uno o 8.051 ARM Cortex M3), un motore di DMA, e la matrice di Universal Digital Blocks (UDB). 

Cosa c'è sotto i dispositivi PSoC 3 e PSoC 5

Il PSoC 3 e il PSoC 5 sono dispositivi in grado di condividere una piattaforma comune, il che significa che, fondamentalmente, l'hardware è lo stesso per tutte e due le famiglie. L'architettura della piattaforma comune al PsoC3 e al PsoC 5 è composta da 4 principali blocchi funzionali. Vediamoli di seguito:

1) Sottosistema CPU: contiene la CPU principale (o 8.051 o Cortex M3) e tutti gli IP di supporto tra cui il controller di interrupt, il debug hardware, e il controller DMA. Altre funzioni di sistema si trovano inoltre nel sottosistema CPU come il clock e la memoria di sistema.

Le funzioni di elaborazione della CPU in combinazione con il motore DMA ci forniscono due delle componenti chiave necessarie per la distribuzione dell'elaborazione dei processi svolti dalla CPU.

2) Digital Subsystem: un altro elemento chiave delle architetture dei dispositivi PSoC 3 e PSoC 5 è il sottosistema digitale che consente l'implementazione dei sistemi di elaborazione dei processi distribuita.
Il sottosistema digitale in PSoC 3 e PSoC 5 è costituito principalmente da una matrice di flessibilità programmata Universal Digital Blocks(UDB).

Come si vede in figura sottostante, l'hardware UDB contiene un elemento di unità di elaborazione che consiste in un microcomputer a 8-bit in grado di svolgere le funzioni di elaborazione standard, quali spostamenti, aggiunte e confronti.

Figura 1. Ogni blocco UDB del dispositivo PSoC contiene un elemento di unità di elaborazione che in sostanza altro non è che un mini-processore processore a 8 bit svolgere le funzioni di elaborazione standard, quali spostamenti, aggiunte e confronti.
Gli elementi dell'unità di elaborazione sono accoppiati con un tessuto PLD che può essere utilizzato per implementare la funzione logica personalizzata.

L'hardware UDB è usato solitamente per implementare molte funzioni standard delle periferiche come PWM, Timer e SPI, ma possono anche essere utilizzati per implementare le funzioni personalizzate di tali periferiche. Questa flessibilità è una delle ragioni fondamentali per cui i dispositivi PsoC possono implementare funzioni di elaborazione dei processi distribuita.

Come si vede nella figura 2, quella sottostante, la matrice dell'hardware UDB caratteristico ha fino a 24 di questi UDB così come una matrice di routing flessibile che consente all'utente di collegare UDB multipli, insieme, per creare funzioni di elaborazione dei processi più grandi e più complesse.

Figura 2. Un array PSoC UDB può avere una funzionalità fino a 24 UDB così come una matrice di routing flessibile che consente all'utente di collegare più UDB insieme.

3) Sottosistema analog: Il PSoC 3 e il PSoC 5 dispongono inoltre di un elevato rendimento e di sottosistemi analogici programmabili che contengono tutti i componenti per creare una catena completa di segnale analogico, anche ma anche per la conversione analogico – digitale, un blocco digitale che fa da filtro per il condizionamento del segnale.

Nel contesto di questa discussione sulla elaborazione dei processi distribuita, il sottosistema analogico è in grado di eseguire il processing su ingressi analogici prima di inviarli al sottosistema digitale o alla CPU per un l'ulteriore trattamento dei dati da processare.

4) Routing programmabile di interconnessione: Visto sulla destra del diagramma a blocchi, il routing programmabile e di interconnessione del sottosistema contiene una matrice flessibile che è collegato al I / O così come il digitale, analogica, e sottosistemi CPU.
Questo blocco funzionale consente la possibilità per gli usi per definire dove i segnali vengono instradati on - chip, consentendo la possibilità di creare più sistemi e sottosistemi di elaborazione.

 

 

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