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L'architettura PSoC Cypress Semiconductor 3 e 5 e l'elaborazione dei processi 3

PSoC Cypress Semicondutoc permette l'elaborazione distribuita dei processi

In questo articolo esamineremo come possa funzionare una tecnica di elaborazione distribuita su un sottosistema digitale utilizzando l'architettura PSoC Cypress Semiconductor 3 e PSoC 5 che consistono in una CPU principale (in questo caso uno o 8.051 ARM Cortex M3), un motore di DMA, e la matrice di Universal Digital Blocks (UDB).

Esempi di elaborazione distribuita nei sistemi elettronici

Dopo il breve sguardo all'architettura di base dei dispositivi PsoC di cui ci siamo occupati nel post precedente, ora possiamo guardare a come utilizzare tali elementi di elaborazione dei processi distribuita per aumentare la nostra efficienza generale del sistema.

Una comune funzione di controllo integrato, che illustra i vantaggi di tale trasformazione e della elaborazione dei processi distribuita, sono i sensori per il controllo del motore Brushless DC (BLDC).
Il metodo tradizionale di controllo di un sensore BLDC è quello che prevede che il motore giri e facendo sì che i livelli logici dei tre sensori Hall-Effect cambino di stato. In un tipico sistema MCU con il sensore di controllo BLCD, il processore riceve su un interruttore I/O, in ogni momento, modifiche dello stato del motore e quindi dei sensori.

La CPU poi determina e poi regola quali bobine del motore collegare all'uscita PWM. Questo crea numerose interruzioni nella elaborazione dei processi che deve compiere la CPU. In aggiunta, più veloce corre il motore, più spesso la CPU subisce un interruzione. Non solo: l'aggiunta eventuale di motori supplementari va a complicare il lavoro dell'applicazione dal momento che complica il problema ulteriormente in quanto non vi è alcun modo per sincronizzare i due (o più) motori in modo affidabile per garantire che i sensori si attivino in maniera simultanea.

Ma la soluzione ci deve pur essere. Ebbene, l'architettura della famiglia di cui fanno parte il PsoC 3 e il PsoC 5 fornisce un ottimo esempio di come si possa provvedere alla distribuzione dell'elaborazione dei processi su una vasta gamma di microcontrollori senza che le operazioni sulla CPU vengano interrotte. Con la semplice integrazione di un hardware nel tessuto PLD della UDB, la CPU non dovrebbe più subire interruzioni nell'elaborazione dei processi.

Invece di inviare le interruzioni alla CPU Interrupt Controller, gli input dei sensori Hall-Effect vengono inseriti direttamente nell'hardware che poi determinerà quale output riceverà i segnali PWM. Con questa implementazione, la CPU verrà interrotta solo quando la velocità del motore cambia.

Mediante l'implementazione di un look - up - table nell'architettura dell'UDB e utilizzando l'elemento di unità di elaborazione UDB per confrontare i dati, non ci sarà più il bisogno di coinvolgere la CPU per il trattamento dei processi interrotti.

Un esempio di applicazione di elaborazione di processi distribuita (che sta usando il DMA per il trasferimento di dati ad alta intensità di applicazioni) è il trasferimento di dati da I2S all'USB o dall'USB al I2S. Con il blocco I2S nell'architettura UDB e utilizzando il DMA per trasferire i dati, una percentuale molto piccola di cicli di CPU sono utilizzati per tenere sotto controllo il flusso dei dati.

Un valido aiuto agli ingegneri elettronici

Con la disponibilità delle nuove architetture di PSoC 3 e PSoC 5, gli ingegneri elettronici hanno adesso un altro strumento da integrare sui loro sistemi. Gli ingegneri possono ottimizzare l'efficienza del sistema integrato e ridurre, al contempo, il consumo di energia del sistema. La domanda di sistemi integrati comporta una combinazione di funzioni per l'elaborazione dei processi che possano essere divisi e distribuiti attraverso sottosistemi di elaborazione.

 

 

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