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Seconda parte del sistema di acquisizione dati

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In questo articolo proseguiamo l'analisi dei segnali di controllo generati al fine di realizzare il sistema di acquisizione dati oggetto di questa tesi: in particolare vedremo un modo semplice di realizzare un convertitore seriale/parallelo attraverso il tool Project Manager 2.1 fornito dalla Xilinx

Generazione dei segnali Reset, Shutter,Reset Mode,M0 e M1:

 I segnali Reset, Shutter, Reset Mode, M0 e M1 sono segnali fissi e non hanno una particolare forma d’onda .Infatti ,in modalità DPR, questi segnali assumono i valori rappresentati nella tabella 4.

 

 

Siccome solo il Reset differisce dagli altri quattro segnali, allora è bastato riservare un pin settato al valore logico basso per il Reset e un pin al valore logico alto per i restanti segnali. Ovviamente ciò non limita la configurabilità del sensore in quanto basta connettere opportunamente i segnali a uno dei due pin messi a disposizione.

Nella prossima figura viene mostrato lo schematico relativo alla connessione del pin 26 al valore di alimentazione(VCC) e del pin 19 al valore di massa(GND).

 

Segnali di controllo del convertitore A/D ADS7818

 

Oltre a generare i segnali di controllo necessari ad ottenere la tempificazione standard dell’ELIS-1024(figura precedente), è stato necessario generare anche i segnali per la corretta conversione dell’ADS7818. Dalla tempificazione si evince che sono soltanto due i segnali che pilotano il convertitore: il Clock(CLKADC) e il segnale di inizio e fine della conversione (CONV).

Per quanto riguarda il clock abbiamo già detto che deve avere una frequenza tale da permettere la conversione del segnale di tensione di ogni pixel, all’interno del periodo del CLKCMOS, quindi resta da trattare il solo segnale CONV.

Sempre dalla tempificazione dei segnali si nota che questo segnale scandisce le due fasi di SAMPLE e di HOLD della conversione. La fase di SAMPLE si ha quando il segnale CONV rimane alto per un tempo non inferiore a tACQ ,in modo tale che il segnale in ingresso al convertitore venga campionato. Per questo il segnale di CONV deve essere tale da presentare il suo stato logico alto quando il sensore ELIS-1024 effettua il Read-Out dei pixel.

La fase di HOLD comincia quando si presenta il primo fronte di discesa del segnale CONV. In questa fase il segnale in ingresso non viene campionato, ma si procede alla presentazione in uscita della stringa ottenuta dalla conversione A/D. Per cui si è scelto di usare come segnale CONV il segnale CLKCMOS. Questo perché il Read-Out del singolo pixel comincia sul fronte di salita del CLKCMOS, istante in cui si vuole che cominci anche la conversione del valore di tensione relativo al pixel.

Siccome il semiperiodo positivo del CLKCMOS ha una durata pari a 1.6μs, che risulta essere superiore ai 350ns del tACQ, allora il segnale di tensione del pixel sarà sicuramente campionato durante tale tempo. Quindi, l’arrivo del fronte di discesa del CLKCMOS delimita la fine della fase di SAMPLE del convertitore e l’inizio della fase di HOLD in cui sarà riportata la stringa di conversione in uscita.

I risultati della conversione saranno riportati in seguito attraverso una verifica della stringa in uscita all’A/D tramite oscilloscopio digitale.

Acquisizione dei bit generati dall’ADC

Una volta chiariti gl’aspetti relativi alla conversione del valore di tensione del pixel in una rappresentazione binaria a 12 bit, procediamo col mostrare come tali bit sono stati acquisiti all’interno dell’FPGA. I fattori di cui bisogna tener conto per una corretta acquisizione sono i seguenti:

-L’ A/D riporta in uscita i bit in maniera seriale, dal più significativo al meno significativo.

-I bit vengono riportati in uscita in maniera sincrona al fronte di discesa del CLKADC.

-La durata del tCONV(e quindi dell’intera conversione), è asincrona rispetto al segnale CONV.

 

Visti questi aspetti passiamo ora alla descrizione della modalità di acquisizione progettata. Il sistema di acquisizione, realizzato in VHDL, è uno Shift Register a 12 bit in cui si presentano in ingresso i bit in uscita dall’ADC.

Lo shift di questi bit avviene in maniera sincrona col fronte di salita del CLKADC, in modo tale da essere sicuri di avere in ingresso un valore logico stabile. Siccome il primo bit in uscita dall’ADC è il più significativo, allora terminati i 12 fronti di salita del CLKADC, all’interno dello shift register troveremo la stringa invertita(dall’LSB all’MSB).

In realtà questo è il risultato che si otterrebbe effettuando uno shift right dei bit, partendo dal più significativo al meno significativo. Invece, lo Shift Register realizzato effettua uno shift left partendo dall’LSB fino ad arrivare al MSB,ottenendo infine la stringa nell’ordine giusto. Siccome siamo interessati ad acquisire i bit solo quando si verifica la fase di HOLD(CONV basso), allora il segnale di reset dello Shift Register è stato connesso proprio al segnale CLKCMOS che ,ricordiamo rappresenta anche il CONV.

In questo modo durante la fase di campionamento(CONV alto), lo shift register presenterà una stringa con tutti zero, mentre durante la fase di conversione(CONV basso), il reset sarà basso e quindi disabilitato.

Lo schematico relativo allo Shift Register implementato è mostrato nella seguente figura:

Come si nota l’unica uscita dello Shift Register è rappresentata da un bus a 12 bit. Tramite questo bus vengono prelevati in parallelo tutti i bit acquisiti e che serviranno per l’elaborazione successiva. Concludendo si può dire che è stato realizzato essenzialmente un convertitore Seriale/Parallelo,in modo tale da poter eseguire tutte le operazioni successive nella maniera più semplice possibile.

 

 

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