Mifert4
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[VHDL] Errori nella simulazione
23 Gen 2012quando provo a simulare questo:
-----------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
entity rds2in is
port ( clk : in std_logic;
reset : in std_logic;
a : in std_logic;
b : in std_logic;
goal : out std_logic
);
end entity rds2in;
architecture RTL of rds2in is
--dichiarazione del component FFD
component FFD
[Progettazione] Riconoscitore di frequenza sincrono a due ingressi
21 Gen 2012Mi si chiede di progettare un Riconoscitore Di Sequenza sincrono a 2 bit di ingresso A e B che si deve comportare così:
l'uscita del RDS sarà a 1 se si verifica la seguente sequenza d'ingresso: A=1,B=0; A=0,B=1; A=1,B=1
non ho proprio idea di come gestire contemporaneamente due ingressi:Ad esempio il grafo degli stati quanti stati avrà e come sarà fatto?
[VHDl]Significato codice
19 Gen 2012Nel test bench di un decoder 4:16 è presente questo processo:
process
begin
for i in 0 to 15 loop
binary_in <= std_logic_vector(to_unsigned(i,4));
ideal_out <= std_logic_vector(to_unsigned(2**i,16));
wait for 10 ns;
end loop;
wait;
end process;
ma non mi sono chiare alcune cose:innanzitutto la scrittura "for i in 0 to 15 loop";
