Considerazioni sul design di alimentatori per gli ADC high speed

La sfida dell’elettronica è quella di massimizzare il risparmio energetico senza compromettere le prestazioni del sistema o di un IC quale un ADC, FPGA e così via. I progettisti possono scegliere il funzionamento a batteria e nello stesso tempo ridurre il fattore di forma con la necessità di trovare delle modalità al fine di ridurre il calore. Nell’ambito di un sistema di acquisizione high speed, una possibilità per ridurre il consumo energetico è quella di ottimizzare l'alimentazione per il convertitore di dati. I recenti progressi nella progettazione e la relativa tecnologia di processo, hanno permesso agli ADC di essere guidati direttamente da un alimentatore switching per avere la massima efficienza energetica. Tradizionalmente, le tecniche di design prevedono un LDO tra il regolatore di commutazione e l’ADC al fine di eliminare il rumore di uscita e i problemi di commutazione di frequenza. Tuttavia, questo va a scapito di un cattivo consumo di potenza aggiuntivo poichè l’LDO richiede un margine di tensione dovuto al dropout per poter funzionare correttamente. In questo articolo faremo una panoramica sul design di alimentatori per ADC high speed, confrontando alcuni risultati e mettendo in risalto delle tecniche circuitali.

Introduzione

La continua espansione delle comunicazioni a banda larga e applicazioni di imaging ad alte prestazioni, ha messo un accento particolare sulla conversione dati ad alta velocità, in grado di gestire segnali con larghezze di banda di 10 MHz ad oltre 1 GHz. Una varietà di architetture di conversione vengono utilizzate per raggiungere velocità più elevate, ciascuna con particolari vantaggi. Muoversi avanti e indietro tra l'analogico e il dominio digitale ad alta velocità presenta anche alcune sfide particolari per quanto riguarda l’integrità del segnale, non solo per quello analogico, ma anche per i segnali di clock e dati. La comprensione di questi problemi è importante nella scelta dei componenti, e può anche influire sulla scelta dell'architettura complessiva del sistema. Molte delle applicazioni di oggi richiedono convertitori analogico-digitali ad alta velocità (ADC), con risoluzioni di 12 bit o più; la risoluzione più alta permette agli utenti di sviluppare sistemi più accurati. Sfortunatamente, la risoluzione più elevata implica più sensibilità al rumore. Ogni volta che il sistema di risoluzione aumenta di un bit, per esempio da 12 bit a 13 bit, la sensibilità del sistema aumenta di un fattore due. Così, quando si progetta con ADC, è fondamentale che i progettisti considerino i contributi di rumore da una sorgente di alimentazione spesso dimenticata. Gli ADC sono dispositivi sensibili e ciascun ingresso, analogico, clock,  deve essere trattato allo stesso modo per ottenere le migliori prestazioni, così come la gestione della potenza. Le fonti di rumore sono diverse e possono venire in molte forme influendo sulle prestazioni. Nell’ambito dei LDO la tensione minima di dropout è tipicamente da 200 a 500 mV, ma in alcuni sistemi può essere alto da 1 a 2 V quando, per esempio, una tensione a 3,3 V per un ADC viene generata da un alimentatore switching 5-V usando un LDO. Per un convertitore di dati che richiede 3,3 V, una tensione di dropout LDO di 300 mV aumenta il consumo energetico del ADC di circa il 10%. Questo effetto viene amplificato con convertitori di dati che hanno nodi di processo più piccoli e tensioni di alimentazione inferiori. A 1,8 V, per esempio, la stessa tensione di dropout di 300 mV aumenta il consumo energetico dell'ADC di circa il 17% (300 mV / 1,8 V). Pertanto, eliminando il dispositivo LDO a basso rumore da [...]

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