RISC-V Summit Europe 2026: industria e mondo accademico si uniscono a Bologna per promuovere l’hardware aperto

RISC-V Summit Europe 2026 arriverà a Bologna, in Italia, con un programma che riflette quanto l’ecosistema sia cresciuto dall’ultima edizione tenutasi a Parigi un anno fa. In programma dall’8 al 12 giugno 2026 presso il Palazzo dei Congressi, il summit riunisce membri della community, produttori, ricercatori, istituzioni pubbliche, accademici e studenti, tutti impegnati a sostenere l’architettura ISA (Instruction Set Architecture) aperta RISC-V.

C’è qualcosa di particolarmente appropriato nel fatto che l’ecosistema RISC-V si riunisca proprio a Bologna. L’università della città - la più antica del mondo occidentale - fu fondata nel 1088 da studenti che volevano prendere in mano la propria istruzione. Oltre 900 anni dopo, quello stesso spirito è riemerso presso la University of California, Berkeley, dove studenti e personale accademico crearono RISC-V nel 2010: una ISA progettata deliberatamente per mettere la possibilità di apprendere e costruire chip di silicio nelle mani di chiunque. Tuttavia, Bologna non è una sede scelta a caso. L’Università di Bologna (Unibo) è al centro della ricerca europea su RISC-V da oltre un decennio, grazie alla storica piattaforma di ricerca PULP. Inoltre, è un partner chiave di TRISTAN, l’iniziativa finanziata dalla European Chips Joint Undertaking per espandere e industrializzare l’ecosistema europeo RISC-V.

Un coinvolgente programma di sessioni con relatori e workshop

Il summit principale si svolgerà da martedì 9 giugno a giovedì 11 giugno, mentre le attività di lunedì saranno dedicate all'introduzione su RISC-V, ai nuovi workshop per sviluppatori ed alle riunioni dei gruppi di lavoro. Le sessioni plenarie inizieranno martedì mattina alle ore 9:00. Il programma della conferenza permetterà ai partecipanti di esplorare sia le applicazioni commerciali sia quelle di ricerca di RISC-V, con sessioni dedicate a sistemi embedded, Intelligenza Artificiale, automotive, calcolo ad alte prestazioni, sicurezza, spazio, abilitazione software e ricerca sull’hardware aperto. In particolare, il recente arrivo di chip conformi al profilo hardware RVA23 influenzerà senza dubbio molti dei keynote, delle dimostrazioni e delle discussioni nell’area espositiva di quest’anno.

Sebbene il numero di sessioni interessanti sia troppo elevato per essere descritto qui nel dettaglio, tra quelle di spicco ci sono:

Microprocessori open source nell’Internet of Trees

Uno dei casi d’uso più interessanti dell’edge ML degli ultimi anni ha visto dispositivi distribuiti nella foresta pluviale per rilevare il suono delle motoseghe, segnalando attività di disboscamento illegale. Questa sessione esplora come RISC-V venga ora utilizzato per portare il concetto di "Internet of Trees" molto più avanti: distribuendo processori personalizzati, sicuri ed a bassissimo consumo energetico all’interno delle foreste, trasformandole in reti intelligenti di sensori in tempo reale per il monitoraggio della biodiversità, del clima e dei cambiamenti ambientali.

La sessione sarà presentata da Marcello Zuffo e Caroline Costa de Biase della University of São Paulo.

RISC-V per l’IA a basso consumo nei nuovi smart glasses

Marco Fariselli della Luxottica analizzerà uno degli equilibri ingegneristici più complessi dell’hardware consumer: offrire funzionalità avanzate di Intelligenza Artificiale negli smart glasses senza comprometterne autonomia e comfort. Sarà interessante scoprire come l’adattabilità di RISC-V stia finalmente aprendo la strada alle aziende orientate al prodotto per sviluppare silicio altamente specializzato, così leggero da far dimenticare a chi lo porta di averlo addosso.

RISC-V: abilitare la Physical AI aperta

Luca Benini è professore presso l’Università di Bologna, titolare della cattedra di Circuiti e Sistemi Digitali presso ETH Zurich e guida il progetto PULP. Terrà un keynote dedicato alla "Open Physical AI", ovvero sistemi di Intelligenza Artificiale capaci di percepire, ragionare e interagire con il mondo reale, invece di esistere esclusivamente nel software. Benini promette esempi concreti di come RISC-V consenta una profonda specializzazione di dominio per sistemi di Physical AI efficienti dal punto di vista energetico, sicuri e robusti, dai robot alle automobili fino ai satelliti.

Estensioni Matriciali per RISC-V: mantenere la promessa

La moltiplicazione di matrici è fondamentale per molti carichi di lavoro legati all’IA, e da diversi anni è in corso il lavoro per definire come standardizzare le capacità di calcolo matriciale all’interno dell’architettura RISC-V. Durante il summit europeo di Parigi dello scorso anno, questo lavoro è stato riorganizzato in diversi approcci complementari, riconoscendo che l’ampiezza dell’ecosistema RISC-V richiede una famiglia di soluzioni anziché un unico standard rigido.

A Bologna, Philipp Tomsich di VRULL GmbH presenterà il primo importante rapporto sui progressi della famiglia di estensioni matriciali, mentre due delle estensioni - Integrated Matrix Extension (IME) e Vector Matrix Extension (VME) - si avvicinano al congelamento delle specifiche. Parallelamente, è in corso il lavoro di unificazione dei compilatori per offrire ai framework IA un unico percorso compatibile con entrambe. Un’ottima occasione per aggiornarsi sul computing matriciale prima della sua adozione definitiva.

Oltre i privilegi: il toolbox di isolamento RISC-V dai microcontrollori al confidential computing

La filosofia degli approcci complementari, anziché di uno standard unico e rigido, non riguarda soltanto le estensioni matriciali: è altrettanto centrale nell’approccio alla sicurezza di RISC-V. Invece di considerare l’isolamento come un meccanismo aggiunto alla fine, la community ha costruito un toolbox stratificato di tecniche complementari, combinabili in modo diverso a seconda del modello di minaccia e dell’hardware utilizzato.

Andrew Dellow di Qualcomm guiderà i partecipanti attraverso questo toolbox a Bologna: dalla protezione fisica della memoria nei microcontrollori, passando per virtualizzazione e compartimentazione enforced via hardware, fino ai Supervisor Domains - una direzione architetturale emergente che spinge ancora oltre il concetto di isolamento. Una sessione di enorme rilevanza, da non perdere per nessun partecipante.

Nell’area espositiva, i partecipanti potranno scoprire le più recenti dimostrazioni tecniche dei membri della community RISC-V, mentre la Developer Zone presenterà una selezione di hardware RISC-V, dalle schede embedded da 5 dollari fino a potenti sistemi per IA e complessi dispositivi FPGA. Saranno, inoltre, presenti poster, demo accademiche, workshop per sviluppatori, riunioni dei gruppi di lavoro tecnici e sessioni tematiche, tra cui RISC-V nello spazio e TRISTAN.

Reso possibile grazie ai nostri sponsor

RISC-V Summit Europe 2026 è organizzato da RISC-V International, dall’Università di Bologna e da Planning.

Tra gli sponsor Platinum figurano BOSC, E4 Computing, Next Silicon, Nuclei Systems e MIPS.

Gli sponsor Gold includono Breker Systems, CEA, Epic Semi, ESWIN Computing, Qualcomm, SiFive, Tenstorrent, Tristan+Isolde e XUANTIE.

Gli sponsor Silver comprendono Akeana, Andes, Arteris, Baya Systems, Barcelona Supercomputing Center, Chips-IT, CircuitSutra, GLIWA, Lauterbach, Microchip Technology, OmniTrust, PlanV, Pulp Platform, Real Intent, RISE, SEGGER, SpacemiT e Tera Pines.

La registrazione online è aperta fino a venerdì 5 giugno, mentre successivamente sarà possibile registrarsi direttamente presso la sede del summit. L’iscrizione include l’accesso al summit principale da martedì 9 giugno a giovedì 11 giugno, comprese le sessioni plenarie, le sessioni poster, il demo theater, gli eventi serali e l’area espositiva.

Siamo orgogliosi di annunciare che Elettronica Open Source sarà media sponsor ufficiale dell’evento. Innovazione, tecnologia e community si incontrano per dare voce al futuro.