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Flow Manager: I passi per la realizzazione del bit stream per FPGA Xilinx

Flow_engine

Ripartendo dall'articolo sul Project Manager 2.1 in cui si è Conclusa la fase di simulazione funzionale,passiamo adesso alla vera e propria fase di implementazione del progetto,che a sua volta è suddivisa in cinque fasi principali descritte di seguito:

1. Translate: Si verifica la correttezza della Netlist che viene poi convertita in

           un formato booleano (composto da rappresentazioni schematiche con porte
           logiche AND , OR , LATCH e FLIP FLOP ). Quest’ultimo viene poi ancora
           una volta convertito in un formato PLA(Programmable Logic Array) in
           modo tale da essere ottimizzato mediante opportuni algoritmi (PLA  optimization technique).
 
       2. Map: Questa operazione unisce in una sola Slice due LUT ed un flip-flop
           che condividono gli stessi ingressi/uscite. Alla fine delle operazioni di map
           il progetto è descritto in termini di Slice e pad di ingresso/uscita .
       3. Place and Route: Si posizionano le Slice nei CLB all'interno dell'FPGA e si
           stabiliscono quali saranno le linee di collegamento fra i vari CLB ed i pad di
           ingresso/uscita.
       4. Timing: Si valutano i ritardi inerenti ai blocchi logici e alle interconnessioni.
       5. Configure: Si determina la sequenza di bit necessaria per programmare
           l’FPGA.
 
Tutte queste fasi vengono automaticamente eseguite dal tool Flow Engine incluso nel Project Manager mostrato nella figura principale.
 
Completata la fase di implementazione, è possibile verificare quanti dei blocchi logici dell’FPGA(CLB) sono stati utilizzati dal nostro circuito e qual è il ritardo massimo.
Attraverso l’opzione Reports della parte destra della finestra del design manager è possibile selezionare la cartella Implementation report files come mostrato di seguito:
 
 
Nella prossima immagine invece si riporta un esempio di Place&Route report e di Post Layout Timing report. Nel primo di questi due report troviamo indicazioni riguardo alla quantità di IOBs utilizzati e al numero di CLBs richiesti per realizzare la netlist del progetto. Mentre per quanto riguarda il Post Layout Timing report vengono riportate le informazioni inerenti al massimo tempo di ritardo introdotto dall’implementazione logica della netlist calcolato attraverso opportuni modelli delle piste di connessione (linee di trasmissione).
 
 
 
 
 
L’operazione di Implementazione del progetto termina con la creazione del file .bit (o bit stream), necessario per la configurazione dell’FPGA. Infatti, come ultima operazione da effettuare bisogna eseguire il download di questo file all’interno dell’ FPGA. 
 
Per fare ciò si ricorre all’utilizzo dello XSTOOL, fornito in dotazione con la scheda XS40, il quale consiste in un insieme di software installabili su Pc-Host (windows OS) e che permettono di programmare la scheda attraverso la porta parallela.
Di seguito descriviamo brevemente i singoli elementi dello XSTOOL:
 
GXSLOAD: Per il download del bit stream su FPGA e programmazione della RAM esterna .
 
GXSTEST: Per la verifica del funzionamento della scheda.
 
GXSPORT: Fornisce gli ingressi dal computer tramite la porta parallela.
 
GXSETCLK: Setta la frequenza di oscillazione dell’oscillatore.
 
Le due funzioni principali svolte grazie a questi tool sono il settaggio del clock alle
varie frequenze di funzionamento (tramite il GSXSETCLK), e la trasmissione del bit stream
nell’FPGA (GSXLOAD). Ricordiamo che il bit stream è un file che comunica come effettuare le
connessioni della logica interna(CLB) all’FPGA.
 
Sebbene la scheda XS40 non sia una delle più recenti prodotte dalla XESS (è stata
realizzata nel 1997), le sue potenzialità si sono rivelate più che soddisfacenti per la
realizzazione dell’intero sistema relativo al presente lavoro di tesi. Infatti, come
vedremo in seguito, nonostante non siano stati utilizzati tutti i componenti presenti
sulla scheda, sono state ottenute i risultati desiderati in fase di design del sistema
e che verranno mostrati nei capitoli conclusivi di questa tesi.
 

 

 

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