I dispositivi logici programmabili FPGA, per le loro stesse caratteristiche, hanno da sempre rappresentato un interessante compromesso nel pieno soddisfacimento di questi requisiti. Tuttavia, per stare al passo con il mercato in continua evoluzione e mantenere così una posizione dominante rispetto ad altre tecnologie conquistata ormai in molti ambiti applicativi, le FPGA devono continuamente proporre nuove soluzioni ed innovazioni.

Stratix V, in particolare, è una serie di dispositivi FPGA della famiglia Stratix sviluppati da Altera/Intel per applicazioni high-end. Realizzati nella tecnologia HKMG (High-K Metal Gate) a 28 nm di TMC (che unitamente all’adozione di nuove architetture per le celle standard consente di ottenere un miglioramento della mobilità di elettroni e lacune di fino al 30%), con alimentazione di core a 0.85 V, i dispositivi Stratix V assicurano un incremento delle prestazioni di fino al 50% ed una riduzione della potenza dissipata di fino al 30% rispetto alle precedenti soluzioni. Migliori prestazioni, minori consumi, maggiore flessibilità ed integrazione più spinta sono i quattro aspetti principali che meglio caratterizzano la nuova famiglia Stratix V. Muxponder per reti OTN a 100-Gbit, Line card Gigabit Ethernet, cross-bar e switch fabric per backplane high-speed, RF Card e Channel Card per applicazioni 3GPP LTE, radar militari, video server sono solo alcuni degli ambiti principali nei quali i nuovi dispositivi trovano impiego ideale.

AD OGNUNO LA SUA VERSIONE

I dispositivi Stratix V, pur condividendo una comune architettura hardware (vedi figura 1), sono disponibili in diverse versioni, ognuna pensata per un particolare segmento di mercato. La famiglia Stratix V include, infatti, i dispositivi:

• Stratix V GT, sviluppate per trasmissioni dati high-speed, con 4 transceiver integrati a 28 Gbps, fino a 32 canali full-duplex a 5 Gbps e 4 controller di memoria DIMM DDR3 a 72-bit e clock a 800 MHz.
• Stratix V GX, connubio ideale tra funzionalità logiche e capacità di trasmissione, con fino a 66 transceiver full-duplex a 12.5 Gbps e 6 controller di memoria DIMM DD3 a 72-bit e clock a 800 MHz.
• Stratix V GS, specializzate per applicazioni di digital signal processing, con fino a 3510 blocchi DSP 18x18, moltiplicatori embedded a precisione variabile, fino a 27 transceiver full-duplex a 1.25 Gbps e 4 controller di memoria DIMM DDR3 a 72-bit e clock a 800 MHz.
• Stratix V E, ideali per il prototyping di ASIC, grazie ad una capacità logica superiore ad 1 milione di LTE, disponibilità di fino a 43 Mbit di memoria embedded, 1100 moltiplicatori embedded, package con fino a 900 I/Os.

NUOVA ARCHITETTURA PER GLI ALM E BLOCCHI DSP EMBEDDED

Migliori prestazioni sono ottenute grazie ad una nuova architettura per i moduli logici ALM (Adaptive Logic Module) che integrano ora (vedi figura 2) 4 registri, due full-adder ed una LUT frazionabile ad 8 ingressi in grado di implementare una qualsiasi funzione logica di fino a 6 variabili.

Il maggiore livello d’integrazione (rispetto alla precedente serie Stratix IV si osserva un incremento di circa il 6% nella compattazione della logica utente) consente di raggiungere maggiori frequenze di funzionamento del dispositivo. L’architettura MultiTrack (una matrice di routing continua ad elevate prestazioni), poi, semplifica la connessioni di blocchi logici contigui e riduce significativamente i problemi di congestione nelle applicazioni ad elevata occupazione di risorse, come pure i tempi di place&route. Oltre ai moduli ALM configurabili per implementare le funzioni utente, i dispositivi Stratix V integrano blocchi DSP embedded (figura 3) in grado di garantire capacità di calcolo fino a 1,755 GMAC o 1 TFLops in operazioni in virgola mobile in singola precisione.

TRANSCEIVER INTEGRATI PER CONNESSIONI HIGH-SPEED

La connettività è migliorata grazie alla disponibilità di nuovi transceiver integrati (figura 4).

Presenti nelle serie GS, GX e GT ed in grado di operare fino a 12.5 Gbps su distanze su circuito stampato di fino a 40 pollici, tali transceiver integrano un PCS (Physical Coding Sublayer) con supporto, grazie a Hard IP core, per i protocolli PCIe (fino alla versione Gen3), 10G Ethernet, XAUI e Interlaken. Sono implementate, tra le altre cose, funzionalità di  block e frame synchronizer, scrambler/descrambler, circuiti di deskew, rate matcher, encoder/decoder 8b/10b e 128b/130b. L’utilizzo di tali moduli hard IP core consente un incremento delle prestazioni ed una riduzione della potenza dissipata di fino al 65% rispetto ad una soluzione basata su soft IP core. Il miglioramento delle capacità di equalizzazione adattativa lineare e l’adozione di un circuito di equalizzazione DFE (Decision Feedback Equalizer) adattativo a 5 tap nel modulo PMA (Physical Medium Attachment), poi, consentono di mitigare gli effetti di cross-talk ed in genere i problemi di integrità di segnale. Oltre che per backplane seriali, i transceiver trovano impiego nell’interfacciamento di moduli ottici (inclusi, ad esempio, dispositivi XFP, SFP+, QSFP, CXP, CFP), includendo circuiti di compensazione della dispersione elettrica. La serie GT dispone inoltre di fino a 4 transceiver in grado di raggiungere una capacità di trasmissione dati di 28 Gbps. Ogni transceiver dissipa 200 mW, il che equivale in definitiva a soli 7 mW di potenza per gigabit trasmesso. La disponibilità di 4 canali consente il supporto per applicazioni ottiche 100G di prossima generazione senza la necessità di adottare multiplexer/demultiplexer 10:4 esterni.

MEMORIA EMBEDDED E I/O GENERAL PURPOSE

Un cambiamento significativo nell’architettura interna rispetto alla struttura TriMatrix delle serie precedenti consente alle FPGA Stratix V di disporre di una maggiore capacità di memoria embedded e con migliori prestazioni. I nuovi dispositivi integrano blocchi MLAB (Memory Logic Array Block) e M20K. I primi consistono di matrici di 10 ALM configurabili singolarmente (oltre che per implementare le funzioni logiche utente) come blocchi da 64 x 1 o 32 x 2 bit, per una capacità di memoria complessiva in configurazione simple dual-port di 640 bit per MLAB ed una massima frequenza di clock di 600 MHz. I blocchi M20K hanno invece capacità di 20480 bit, massima frequenza di clock di 600 MHz, supporto per ECC e configurazione true dual-port. I dispositivi Stratix V ereditano la struttura di I/O delle precedenti serie con, ad esempio, fino a 1020 canali general purpose strutturati in banchi, con supporto OCT (On-Chip Termination) per il matching dell’impedenza di linea e configurabili come single - ended, non - voltage-referenced e voltage - referenced; hanno capacità DDR, programmabilità della corrente di driving e dello slew rate, come pure dei ritardi in ingresso/uscita. Sono disponibili inoltre fino a 255 linee true LVDS con supporto per applicazioni SGMII, SPI-4.2 2 XBSI. I moduli UniPHY, poi, semplificano l’interfaccia verso memorie esterne ad elevate prestazioni (come ad esempio DIMM DDR3 a 800 MHz) grazie all’utilizzo di path dedicati hard-wired per i canali di lettura e scrittura, con algoritmi avanzati di calibrazione dei ritardi di accesso e compensazione degli stessi rispetto alle variazioni di temperatura e tensione di alimentazione.

FLESSIBILITÀ E SICUREZZA

Un nuovo livello di flessibilità è reso possibile dalle innovative capacità di riconfigurazione parziale dei dispositivi Stratix-V. Tale riconfigurabilità consente di modificare parzialmente le funzioni della FPGA rispetto allo scenario operativo, così da implementare in ogni istante soltanto quelle necessarie. Ne conseguono una riduzione dei costi (è possibile selezionare dispositivi di minore capacità logica non dovendo implementare tutte le funzioni allo stesso tempo) e della potenza dissipata. Non sono previsti vincoli sul numero di regioni riconfigurabili definite all’interno del dispositivo. La riconfigurazione parziale è supportata mediante interfaccia verso flash parallela, tramite processore embedded (Nios-II è la soluzione proprietaria di Altera) o attraverso una delle interfacce di comunicazione esterne disponibili, come PCIe o GbEthernet. Oltre alla riconfigurazione parziale del core, i dispositivi Stratix V supportano pure la riconfigurazione dinamica dei transceiver per variare caratteristiche e prestazioni di PCS e PMA, aspetto imperativo per applicazioni, ad esempio, 100G OTU-4. La sicurezza della proprietà intellettuale è garantita dai classici schemi di codifica del bitstream di programmazione mediante algoritmi AES a 256 bit con chiavi volatili e non.